JTAG Граничное тестирование

Опубликовано 23.10.2010 Ведущий Антон Панкратов

С развитием электронной промышленности и объемов производства задача тестирования электронных изделий все больше усложняется. Привычное функциональное тестирование становится все менее информативным из-за возрастающей сложности печатных узлов. Мировые производители электроники уже много лет используют стратегию структурного тестирования, которая подразумевает не проверку функционирования изделия, а, скорее, тестирование качества его сборки и соответствия конструкторской документации. Сами тесты и их разработка чаще всего производятся в автоматическом режиме. Один из самых популярных методов структурного тестирования - внутрисхемное тестирование - производится при помощи автоматического тестера и поля контактов игольчатого типа. Если тестируемая плата имеет достаточное количество контактных площадок, то можно добиться практически стопроцентного тестового покрытия - локализации непропаев, коротких замыканий, проверки наличия или отсутствия компонентов, а также измерить номиналы. Но прогресс не стоит на месте, изделия электроники становятся все более миниатюрными, и, порой, на плате с высокой плотностью монтажа нет возможности разместить и пары десятков контактных площадок. К тому же появились новые типы корпусов, такие как QFP, BGA, CSP и т.д., тестовый доступ к выводам которых вообще не возможен при помощи поля контактов. К тому же современная плата может содержать десятки слоев. Поэтому в последнее время все большее применение получает совершенно иной с точки зрения доступа подход - это граничное, или иначе, периферийное сканирование (Boundary Scan). Суть метода заключается в тестировании платы через специальный разъем при помощи JTAG (4-проводного интерфейса, закрепленного стандартом IEEE 1149.1 еще в 1990 году). Технология периферийного сканирования обеспечивает локализацию неисправностей контролируемого электронного модуля, контактируя с ним лишь в четырех тестовых точках (TDI, TCK, TMS, TDO). Другим преимуществом периферийного сканирования является значительное повышение производительности процесса тестирования за счет исключения избыточных операций поиска КЗ/обрывов при успешном прохождении теста сканируемой цепи. Имея в составе устройства одну или несколько микросхем, поддерживающих стандарт IEEE 1149.1, можно протестировать не только цепи, связанные с этими микросхемами, но и остальные элементы, включая память, логику, резисторы и внешние разъемы. При переходе в режим граничного сканирования JTAG-компоненты отключают свою основную логику и переходят в режим тестирования, позволяя внешнему оборудованию управлять своими выводами и тестировать цепи. Инструменты, предназначенные для тестирования по JTAG-интерфейсу, позволяют также произвести внутрисистемное программирование Flash-памяти и ПЛИС. Огромное количество микросхем, используемых в современных разработках, имеющих JTAG интерфейс - это требование современной электронной индустрии.